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   Cadence協(xié)同設(shè)計(Co-Design)
   班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)
       每期人數(shù)限3到5人。
   上課時間和地點
上課地點:【上海】:同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】:北京中山學(xué)院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領(lǐng)館區(qū)1號(中和大道) 【沈陽分部】:沈陽理工大學(xué)/六宅臻品 【鄭州分部】:鄭州大學(xué)/錦華大廈 【石家莊分部】:河北科技大學(xué)/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班)
Cadence協(xié)同設(shè)計(Co-Design):2020年3月16日
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  Cadence協(xié)同設(shè)計(Co-Design)

培訓(xùn)方式以講課和實驗穿插進行。

課程內(nèi)容介紹:

協(xié)同設(shè)計成為大趨勢,對芯片、封裝和電路板之間的連接進行優(yōu)化,正在成為越來越多企業(yè)的重要趨勢,這主要受三種互相依賴的趨勢影響:小型化/功能性、性能與成本。小型化是最重要的趨勢,消費者需要高端掌上技術(shù),而且需求量與日俱增。原本屬于多種設(shè)備的技術(shù)正在集成到單種設(shè)備中,這靠的是高級工?藝節(jié)點(?402820納米)芯片,其設(shè)備功能密度級別(十億門級)正在達到驚人的程度,同時功耗需要減少,所占面積也要減小,還要有更快(數(shù)?十億比特)的I/O?,數(shù)量也比以前大得多。?性能也推動了對集成的需要,由于數(shù)十億比特串行數(shù)據(jù)信道與DDR3內(nèi)存設(shè)計的運行速度超過原規(guī)格,將高速設(shè)計推向了新的高度。過去芯片、封裝與電路板可能是單獨設(shè)計與建模,如今設(shè)計師要求結(jié)構(gòu)的設(shè)計與分析同時進行,這樣可以在結(jié)構(gòu)設(shè)計過程中進行更好地權(quán)衡。成本是另外一個關(guān)鍵因素,因為沒有幾家公司能夠嚴格按照成本對產(chǎn)品進行定價。價格的競爭壓力來自方方面面,所以將原料成本最小化,并在設(shè)計過程中尋求成本/性能的最佳權(quán)衡是必須的。降低原料和生產(chǎn)成本最好通過減少基板和PCB板的層數(shù)實現(xiàn),這意味著優(yōu)化網(wǎng)絡(luò)連接,這樣布線通道就會簡潔而簡化。

課程安排:

 

內(nèi)容

 

 

第一部分

Co-design flow introduction??including RDL Exchange and SPP介紹協(xié)同設(shè)計的方法,如何快速實現(xiàn)?RDLPackage?物理實現(xiàn)的衡量。實現(xiàn)IC/Package/PCB?的協(xié)同設(shè)計,以達到?IC/Package/PCB?的最優(yōu)設(shè)計,在能滿足設(shè)計的功能性能要求的基礎(chǔ)上,達到節(jié)約成本目的。

第二部分

Package power performance evaluation and optimization封裝/?系統(tǒng)級封裝的電源性能評估和優(yōu)化。?通過工具來確保芯片的供電電源。

第三部分

Chip-Package-PCB Co-analysis介紹如何實現(xiàn)?CHIP-PACKAGE-pcb的聯(lián)合仿真。

第四部分

SystemSI-DDR and SystemSI-series介紹如何實現(xiàn)DDR3?及高速串行信號的仿真。

第五部分

DDR and PCIE design in kit

 

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